Emiter Kuplajlı Lojik Nedir?

Emiter Kuplajlı Lojik(ECL) devreleri, BJT tabanlı geleneksel olarak kullanılabilen en hızlı, mantık devresi ailesidir. Bu yazımızda, temel bir ECL invertör - tampon çalışmasını gözden geçirdik ve bu en hızlı mantıksal ailenin en önemli özelliklerini inceledik.

A- A+

31.08.2018 tarihli yazı 8635 kez okunmuştur.

ECL, 1956 yılının Ağustos ayında IBM'de Hannon S. Yourke tarafından bulunmuş bir mantık ailesi. 1960'ların sonlarına doğru yapılan bir çalışmada, emitter kuplajlı lojik devresinin hızı test edildi. Bu mantık ailesi, nispeten küçük bir voltaj salınımı kullanarak ve transistörlerin doyma bölgesine girmesini önleyerek yüksek hızlı çalışımı sağlıyor. Standart TTL ailesinin 20 ns kapı gecikmesi sunduğu, CMOS 4000 ailesinin ise 100 ns ve daha fazla gecikme yaşadığı zamanlarda, ECL sadece 1 ns inanılmaz bir gecikme süresi sağlayabiliyor!

Emiter Kuplajlı Lojik devesini , daha yakından tanımak için aşağıdaki devreyi inceleyelim. Böylece; ECL invertör / arabelleğine daha kolay bir şekilde aşina olabiliriz.

Şekil 1

Veriler:
V_in: Kapı girişi
V_out: V_in'nin tersine çevrilerek bağlanmış versiyonu (Girişin tamponlu sürümü olarak düşünülebilir.)
V_BB: 4V
Mantıksal yüksek : 4.4 V - Mantıksal düşük : 3.6 V

Verilen değerlere göre; ECL devresi, şu şekilde çözümlenir. Mantıksal yüksek değerine 4.4 V değeri verdiğimiz için Q1 yayıcısı yaklaşık olarak 4.4-6.6 = 3.8 V olarak bulunur. Bu nedenle, Q₂ 'nin temel yayıcı voltajı 0.2 V bulunur. Bu baz verici voltaj değeri, Q₂' yi açmaya yetmez. R2 direnci, Q₂ toplayıcısını V_cc = 5V'a çeker. V_c1 (kollektör voltojı) hesaplanırken, R₃ 'den geçen akıma dikkat edilmesi gerekir. R₃'ün akımı; 3.8 V/ 1.3 kΩ işleminden bulunur. Hesaplamaları basitleştirilmek için, toplayıcı akımının yayıcı akımına eşit olduğunu varsayarsak, V_c1 = 5V − 300Ω × 2.92 mA = 4.12V olmuş olur. Verici takipçileri: Q₃ ve Q₄, DC seviye kaydırılmış Q₁ ve Q₂'nin kolektör voltajlarını ECL geçidinin son çıkışlarına iletmek için tampon görevi görür.

Q3 ve Q4'ü 0,6V'luk bir taban yayıcı voltajı olarak ele alırsak, Vout + (pozitif çıkış)= 4.4 V olur. Vout (Negatif çıkış) ise, 3.52 V olur.Görüldüğü gibi girişe yüksek mantık uygulamak, Vout +'da (pozitif çıkış) yüksek bir mantık verir. Vout−'ye (negatif çıkış) ise tanımlanan lojik düşük çok yakın bir voltajvseviyesi olarak 3.6V olarak görülür. Bu nedenle, incelediğimiz uygun direnç değerleri seçilirse, ECL mantığı transistörlerin doygunluğa girmesini önler. Örneğin; üstteki şekilde, R1, R2 ve R3, Q1 ve Q2'nin toplayıcı voltajının yaklaşık 4.1 V'den az olmayacak şekilde seçilir. Yukarıdaki tartışmaya göre, Q1 ve Q2'nin maksimum yayıcı voltajı yaklaşık 3,8 V'dur. Bu nedenle, bu iki transistörün toplayıcı-yayıcı voltajı her zaman daha fazladır.

= 4.1 V-3.8 V = 0.3 V olur. Bu değer, yaklaşık 0.2 V olan toplayıcı-emitör doygunluk voltajından daha büyüktür . Bu nedenle, Q1 ve Q2 doyma bölgesine giremez. ECL, direnç değerlerini doğru bir şekilde seçerek depolama zamanı sorununu önler. Depolama süresi, diğer mantık ailelerinde yayılma gecikmesinin önemli bir kısmını açıklayabildiğinden, bu istenmeyen etkiyi azaltmak için başka birçok yöntem vardır.

ŞEKİL 2

►İlginizi Çekebilir: BJT ve FET Arasındaki Farklar

Gördüğünüz gibi, bir ECL kapısının yüksek ve düşük mantığı arasındaki voltaj farkı, bir CMOS veya bir TTL mantık geçidinden çok daha azdır. Bu düşük voltaj farkı, mantık yüksek, mantığa düşük veya tam tersi bir geçiş yapmak için gereken süreyi azaltır. Sonuç olarak, ECL mantığı daha yüksek frekanslı çalışma imkanı sunar.

Pozitif Referanslı ECL

Eski ECL ailelerinin gösterildiği gibi negatif bir besleme voltajı kullandıklarını belirtmek gerekir. Bu nedenle, pozitif bir besleme voltajı kullanan Şekil 1'deki gibi bir ECL kapısı, pozitif referanslı ECL veya PECL olarak adlandırılır.

Pozitif bir besleme voltajı kullanan bir ECL uygulaması, pozitif referanslı ECL veya PECL olarak adlandırılır. Gürültü bağışıklığı, erken ECL kapıları ile negatif bir besleme voltajının kullanılmasının temel sebebiydi. Daha sonra, PECL, mantık seviyeleri TTL gibi diğer mantık aileleriyle daha uyumlu olduğu için popüler hale geldi.

ECL nispeten yüksek miktarda statik güç harcar. Ancak; genel akım tüketimi yüksek frekanslarda CMOS'unkinden daha düşüktür. Böylece ECL, saat dağıtım devreleri ve diğer yüksek frekanslı uygulamalarda özellikle avantajlıdır.

Gürültü bağışıklığı, erken ECL kapıları ve negatif bir güç kaynağının kullanılmasının temel sebebidir. ECL invertör / tampon analizinin gösterdiği gibi, bir ECL girişinin çıkış voltajı V_CC'dir. V_BE ' yayıcı takipçilerinin temel yayıcı voltaj düşüşü ollmak üzere mantık yüksek V_CC-V_BE 'dir. V_gatedirençlerin değeri ile belirlenen yüksek ve düşük lojik arasındaki voltaj farkı olmak üzere, V_CC- V_BE -V_gate lojik düşüktür. Bu nedenle herhangi bir gürültü, çıkış kapısının voltajlarını doğrudan etkiler.

Şekil 3

Kararlı, düşük gürültülü bir güç kaynağı voltajından daha düşük gürültülü bir zemin düğümüne ulaşmak genellikle daha kolaydır. Erken dönem ECL aileleri için negatif bir kaynak kullanıldı. Geçidin çıkış voltajları için referans olarak yer kullanıldı. Bu daha iyi bir gürültü bağışıklığına yol açtı. Ancak,ilerleyen zamanlarda PECL popüler hale geldi. Çünkü; PECL ile TTL gibi diğer mantıksal ailelere daha kolay bir şekilde bağlanılabiyor.

Güç Dağılımı
Negatif bir güç kaynağı kullanılıyorsa, tasarımın ECL bazlı kısmı boyunca temiz bir zemin dağıtılmalıdır . Aynı referanslar, pozitif referanslı ECL kullanılırken güç kaynağı dağıtımına da uygulanmalıdır. Örneğin, sistemde hem TTL hem de ECL kullanılıyorsa, TTL anahtarlama geçişlerinin ECL çalışmasını etkilememesi için iki mantıksal aile için ayrı güç düzlemleri kullanılması önerilir.

Şekil 4

►İlginizi Çekebilir: Elektronik Gürültü Nedir?

Şekil 1'de, girişin lojik durumunu değiştirmenin, Q₁ veya Q₂ üzerinden akım akışını sağladığını gördük. Bununla birlikte, Q₁ ve Q₂ boyunca akan toplam akımın, lojik-düşük bir giriş için olduğu gibi lojik-yüksek bir giriş için hemen hemen aynı olduğuna dikkat edilmeli. Sonuç olarak, ECL devresinin ilk aşamasının güç dağıtımı neredeyse sabit olduğu not edilmelidir. Voltaj geçişleri sırasında, CMOS mantık kapıları güç kaynağı voltajında geçici rahatsızlıklara neden olur. ECL'nin önemli bir avantajı, giriş aşamasının (yani Q1 ve Q2) akım yönlendirme davranışının, CMOS anahtarlamanın yaptığı şekilde bozulmaya neden olmamasıdır. Bununla birlikte, bu gürültü performansı daha fazla statik güç yakma maliyetiyle elde edilir. CMOS kapısının sadece gerilim geçişlerinde güç tükettiğini, buna karşın Q₁ ve Q₂tarafından oluşturulan diferansiyel çiftinin ( Şekil 1) neredeyse her zaman 4/ 1,3 k Ω = 3mA olduğu gözlenmelidir.

20 MHz'nin altında ECL, CMOS'tan daha fazla besleme akımı çeker. Ancak; bu frekansın ötesine geçtikçe, ECL daha verimli hale gelir. Bu nedenle ECL, yüksek frekanslı saat dağıtımı için çekici bir çözümdür. Son bir not olarak, verici takipçileri (Şekil 1) yük kapasitelerini şarj etmek için büyük çıkış akımları sağlamalıdır. Sonuç olarak; besleme voltajında önemli geçici sapmalara neden olabilirler. Bu nedenle, bazı durumlarda; biri giriş aşaması için ve diğeri de verici takipçileri için iki ayrı güç kaynağı hattının kullanılması tavsiye edilir. Böylece, yayıcı takipçiler tarafından üretilen güç kaynağı bozulmalarının ECL diferansiyel çiftini kirletmesi önlenebilir.